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瑞彩祥云

作者:王依波時間:2019-08-28來源:電子産品世界收藏

  王依波(電子科技大學?電子科學與工程學院,四川?成都?610054)

本文引用地址:/article/201908/404228.htm

  摘?要:介紹了一種電路(POR),针对以往電路的时间较短和功耗较高的问题,提出了一种新的上電複位電路,最后在Cadence仿真环境中,给出了该電路在0.13 ?m工艺下的仿真结果。结果表明该電路可适用于各种上电时间,并且功耗较低。

  關鍵詞:上電複位;

  0 引言

  上電複位電路通过检测电源电压的变化来控制芯片进入初始工作状态,当电源电压上升到正常工作电压之前,低电平复位的上電複位電路需要会产生一个低电平,使芯片处于复位状态,防止芯片非正常工作影响性能;在电源电压上升到正常的工作电压之后,上電複位電路就会维持一个高电平,确保芯片处在正常工作的状态。

  由于上電複位電路的应用十分广泛,在不同的应用场景下对于电源上电的时间要求也不同,文献[1]所提出的上電複位電路是一种常见的结构,基于RC充电原理,该電路结构简单,功耗低,但是无法在电源电压上电较慢的情况下使用,并且抗干扰能力较低。而像文献[2]中提出的基于电平检测的上電複位電路,虽然能够满足较大范围的上电时间,但是结构复杂,通常包括带隙基准,比較器等模块,電路設計复杂且功耗高。

  针对上述问题,本文提出了一种上電複位電路,在不同的上电时间下都能正常工作,并且功耗极低。

  1 上電複位自關斷電路原理

  本文提出的上電複位自關斷電路结构如图1所示,包括上電複位信号产生模块,信号锁存模块和电源关断模块。電路的具体实现如下:上電複位信号产生電路是基于MOS管的阈值电压对电源电压进行检测。R1电阻作为電路的自启动模块,防止上電複位模块进入死锁状态;MOS管PM1~PM3、NM1~NM3和电阻R2共同组成了电压检测電路。

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  假設PMOS管的阈值電壓爲V tp ,NMOS管的阈值電壓爲V tn 。當電源電壓開始上電之前,輸出的POR信號一直保持低電平狀態,對芯片進行複位操作;開始上電後,在電源電壓升到到V tn 之前,電路中除了节点A、C、D在通过PMOS管进行充电外,没有其他变化;当电源电压达到V tn 時,NM1導通,流經NM1的電流將節點B的點位拉低,該電流同時被PM1和PM3鏡像,然後節點C的點位開始拉高到電源電壓,並且跟隨電源電壓變化。當電源電壓達到2V tn 时,NM2导通,然后节点B的电压随着电源电压升高而升高,假设节点B的电压变化为 ?v ,则流经PM2的电流变化?v/R2,該變化通過電流鏡反映到PM3所在的支路。但是因爲NM3的漏端電流變化相對于?v是成平方率關系,所以當NM3的電流占主導時,節點D的電壓會被快速拉到地。經過施密特反相器整形後,得到一個高電平。

  流過NM2和NM3的電流如下:

微信截图_20190909170100.png

  流過PM1和PM3的電流如下:

微信截图_20190909170105.png

  其中,V gs1 和V gs2 分別是NMOS管NM1和NM2的柵源電壓,當電源電壓逐漸升高到In >Ip时,节点D的点位保持为地,经过施密特反相器得到一个高电平,将此时的电源电压值定义为上電複位电压的阈值,用POR vt 表示。由公式(1)(2)可以得出

微信截图_20190909170112.png

  由于在该電路结构中NM2只工作在饱和区,所以

微信截图_20190909170116.png

  由上電複位信号产生電路所产生的信号,经过施密特反相器反向并整形,输出的上升沿 的阶跃信号用来做D触发器的复位信号,D触发器脱离复位状态后,RST信号和Q`信号经过与非门逻辑输出一个低电平将NM4关断,然后电容C开始充电,D触发器的时钟信号CLK变为高电平,Q输出端输出带上升沿高电平信号,并进行锁存,产生最终的上電複位信号POR。上電複位信号POR和经过反相器INV2后作为电源关断控制信号PWD用来将上電複位信号产生電路关断,减小整个電路的静态功耗。

  2 電路仿真结果

  基于第1节的原理,在Cadence仿真环境中采用GSMC 0.13 ?m CMOS工艺下将電路实现,并针对不同的电源上电时间进行功能仿真和功耗仿真。为了便于描述,选取典型的仿真结果如图2所示。由此可见,随着电源电压的逐渐升高,電路所产生的上電複位信号由低电平迅速升高为高电平,使芯片脱离复位状态。在POR信号稳定以后,在电源电压为1.2 V的情况下,整个電路的电流只有1.5 nA左右。

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  3 结论

  隨著芯片集成度的逐步提高,對于功耗的要求也越來越嚴格,從高和适用于多种应用环境的角度出发,本文提出了一种新的上電複位電路,在上電複位完成之后,将整个電路关断,达到低功耗的目的。该電路适用范围广,功耗低,可靠性强,可以适用于各种芯片的复位操作。 

  參考文獻

  [1] Suat U. Ay, et al. A nanowatt cascadable delay elementfor compact power-on-reset (POR) circuits[C].2009 52ndIEEE International Midwest Symposium on Circuits and Systems,Cancun,Mexico.2009:62-65.

  [2] Lai X,Yu W,Li G, et al. A low quiescent current and resettime adjustable power-on reset circuit[C].InternationalConference on ASIC,Himeji,Japan.2015:559-562.

  本文來源于科技期刊《電子産品世界》2019年第9期第61頁,歡迎您寫論文時引用,並注明出處。



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